7nm 공정 - 7 nm process

에서는 반도체 제조반도체 용 국제 기술 로드맵 정의 7 나노 미터 프로세스 는 AS MOSFET의 기술 노드 아래의 10 nm의 노드. 이는 다중 게이트 MOSFET 기술 의 일종 인 FinFET (핀 전계 효과 트랜지스터) 기술을 기반으로합니다.

대만 반도체 제조 회사 ( TSMC가 ) 256 개 메가 생산 시작 SRAM의 , 2017 년 7 nm의 프로세스를 이용하여 메모리 칩 [1] 전에 삼성이 2018 년 7 개 나노 디바이스 양산 시작 [2] 제 주류 7 nm의 모바일 프로세서를위한 대중 시장에서 사용되는 Apple A12 Bionic 은 Apple의 2018 년 9 월 이벤트에서 출시되었습니다. [3] 화웨이2018 년 8 월 31 일에 Apple A12 Bionic, Kirin 980 이전에 자체 7nm 프로세서를 발표 했지만 , Apple A12 Bionic은 Kirin 980 이전에 일반 소비자에게 대중 시장 용으로 출시되었습니다. TSMC. [4]

AMD는 TSMC의 7nm 노드 [5]를 기반으로 하며 최대 64 개의 코어와 128 개의 스레드를 특징으로하는 서버 및 데이터 센터 용 " Rome "(Epyc 2) 프로세서를 출시했습니다 . 또한 최대 16 코어와 32 스레드를 갖춘 " Matisse "소비자 데스크탑 프로세서 도 출시했습니다 . 그러나 Rome 멀티 칩 모듈 (MCM)의 I / O 다이는 14nm 공정으로 제작되는 반면 Matisse의 I / O 다이는 TSMC 12nm 공정을 사용합니다. 라데온 RX 5000 시리즈는 7 개 나노 미터 프로세스에 기초한다.

역사

기술 데모

7nm 스케일 MOSFET 은 2000 년대 초에 연구자들이 처음으로 시연했습니다. 2002 년 Bruce Doris, 터키 엔지니어 Omer Dokumaci, 대만 엔지니어 Meikei Ieong 및 루마니아 엔지니어 Anda Mocuta를 포함한 IBM 연구팀이 6nm SOI ( silicon-on-insulator ) MOSFET을 제작했습니다. [6] [7] 2003 년 Hitoshi Wakabayashi와 Shigeharu Yamagami가 이끄는 NEC 의 연구팀은 5nm MOSFET을 제작했습니다 . [8] [9]

2015 년 7 월 IBM은 실리콘-게르마늄 공정을 사용하여 7nm 기술을 사용하는 최초의 기능성 트랜지스터를 구축했다고 발표했습니다 . [10] [11] [12] [13]

2016 년 6 월 TSMC합당한 위험 생산 수율 로 0.027 mm 2 (550 F 2 ) 의 셀 면적으로 7nm 공정에서 [1] 256 Mbit SRAM 메모리 셀을 생산했습니다. [14]

예상 상용화 및 기술

4 월 2016, TSMC 7 내지 시험 생산은 2017의 전반부에서 시작한다고 발표 [15] , 4 월 2017은 TSMC가 7 나노 미터를 사용하여 256 개 메가 SRAM 메모리 칩의 위험 생산을 시작 (N7FF +) 공정 [1]극 자외선 리소그래피 (EUV). [16] TSMC의 7nm 생산 계획은 2017 년 초부터이 프로세스 노드 (N7FF)에서 처음에 DUV (딥 자외선) 이머전 리소그래피를 사용하고 2017 년 2 분기부터 2018 년 2 분기까지 위험에서 상업용 대량 생산으로 전환하는 것이 었습니다. 또한, 이후 세대의 7nm (N7FF +) 생산은 EUV 다중 패터닝을 사용하고 2018 년과 2019 년 사이에 위험에서 대량 생산으로의 전환을 예상 할 계획입니다. [17]

2016 년 9 월 GlobalFoundries 는 2017 년 하반기에 시험 생산을, 2018 년 초에는 테스트 칩이 이미 실행되고있는 위험 생산을 발표했습니다. [18]

2017 년 2 월, 인텔애리조나 주 챈들러에 위치한 Fab 42가 7nm 제조 공정을 사용하여 마이크로 프로세서를 생산할 것이라고 발표했습니다 . [19] 회사는이 프로세스 노드에서 기능 길이에 대한 예상 값을 게시하지 않았습니다.

2018 년 4 월 TSMC는 7nm (CLN7FF, N7) 칩 양산을 발표했습니다. 2018 년 6 월 양산 확대를 발표했다. [2]

2018 년 5 월 삼성 은 올해 7nm 칩 생산을 발표했습니다. ASML Holding NV는 EUV 리소그래피 기계의 주요 공급 업체입니다. [20]

2018 년 8 월 GlobalFoundries는 비용을 이유로 7nm 칩 개발을 중단한다고 발표했습니다. [21]

2018 년 10 월 28 일 삼성은 2 세대 7nm 공정 (7LPP)이 위험 생산에 들어 갔으며 2019 년에 양산에 들어갈 것이라고 발표했습니다.

2019 년 1 월 17 일, 2018 년 4 분기 실적 발표를 위해 TSMC는 서로 다른 고객이 2 세대 7nm의 "다른 맛"을 가질 것이라고 언급했습니다. [22]

2019 년 4 월 16 일 TSMC는 (CLN6FF, N6)이라는 6nm 공정을 발표했습니다. 이는 2021 년부터 양산 될 예정입니다. [23] N6은 EUVL을 최대 5 개 레이어에 사용하지만 N7 + 프로세스. [24]

2019 년 7 월 28 일 TSMC는 N7 프로세스와 같은 DUV 기반 인 N7P라는 2 세대 7nm 프로세스를 발표했습니다. [25] (EUV 사용) N7 +는 아니지만 N7P가 원래 7 내지 완전히 IP 대응이기 때문에, N7 +는 (이전의 '7 내지 +'로서 발표)는 '7 내지'는 별도의 과정이다. 또 다른 EUV 기반 프로세스 인 N6 ( '6nm')는 N7과의 IP 호환성을 통해 TSMC의 5nm (N5) 프로세스보다 늦게 출시 될 예정입니다. 2019 년 1 분기 실적 발표에서 TSMC는 2018 년 4 분기 성명 [22]반복하여 N7 +가 2019 년 매출에서 10 억 TWD 미만을 창출 할 것이라고 말했습니다. [26]

2019 년 10 월 5 일 AMD는 TSMC의 N7 + 프로세스를 사용하여 빌드 된 Milan 칩을 특징으로 하는 EPYC 로드맵을 발표했습니다 . [27]

2019 년 10 월 7 일 TSMC는 N7 + 제품을 대량으로 시장에 출시하기 시작했다고 발표했습니다. [28]

기술 상용화

2018 년 6 월 AMD2018 년 하반기에 출시 될 7nm Radeon Instinct GPU를 발표했습니다. [29] 2018 년 8 월에 AMDGPU 출시를 확인했습니다. [30]

2018 년 8 월 21 일, HuaweiTSMC의 7nm (N7) 프로세스를 사용하여 구축 된 Huawei Mate 20 및 Mate 20 Pro 에 사용 되는 HiSilicon Kirin 980 SoC를 발표했습니다 .

2018 년 9 월 12 일, AppleTSMC의 7nm (N7) 프로세스를 사용하여 구축 iPhone XSiPhone XR 에 사용 되는 A12 Bionic 칩을 발표했습니다 . A12 프로세서는 Huawei Mate 20 이전에 출시 된 최초의 대량 시장 용 7nm 칩이되었습니다. [31] [32] 2018 년 10 월 30 일, Apple은 TSMC의 7nm를 사용하여 구축 iPad Pro 에 사용 되는 A12X Bionic 칩을 발표했습니다. N7) 프로세스. [33]

2018 년 12 월 4 일 QualcommTSMC의 7nm (N7) 프로세스를 사용하여 구축 된 Snapdragon 855 및 8cx를 발표했습니다 . [34] 년 12 월 18 일에 발표 된 레노버 Z5 프로 GT, 2018을 스냅 드래곤 855을했다 갖춘 최초의 대용량 제품 [35]

2019 년 5 월 29 일 MediaTek 은 TSMC 7nm 프로세스를 사용하여 구축 된 5G SoC를 발표했습니다. [36]

2019 년 7 월 7 일, AMD 는 TSMC 7nm 프로세스 및 Zen 2 마이크로 아키텍처를 기반으로하는 Ryzen 3000 시리즈 중앙 처리 장치를 공식 출시했습니다 .

2019 년 8 월 6 일 삼성 은 7LPP 프로세스를 사용하여 제작 된 최초의 칩인 Exynos 9825 SoC를 발표했습니다. Exynos 9825는 EUVL을 특징으로하는 최초의 대량 시장 칩입니다 . [37]

2019 년 9 월 6 일, Huawei는 TSMC의 N7 및 N7 + 프로세스를 사용하여 구축 된 HiSilicon Kirin 990 4G 및 990 5G SoC를 발표했습니다 . [38]

2019 년 9 월 10 일, Apple은 TSMC의 2 세대 N7P 프로세스를 사용하여 구축 iPhone 11iPhone 11 Pro 에 사용 되는 A13 Bionic 칩을 발표했습니다 . [39]

7nm 제조는 2020 년 2 분기 TSMC 매출의 36 %를 차지했습니다. [40]

2020 년 8 월 17 일 IBM은 IBM Power 10 프로세서를 발표했습니다 . [39]

7nm 패터닝 어려움

피치 분할 문제. 연속적인 석판 식각 패터닝은 오버레이 오류와 다른 노출의 CD 오류의 영향을받습니다.
스페이서 패터닝 문제. 스페이서 패터닝은 스페이서에 의해 직접 패터닝 된 피처에 대해 뛰어난 CD 제어 기능을 제공하지만 스페이서 사이의 공간은 코어 및 갭 모집단으로 분할 될 수 있습니다.
라인 절단에 대한 오버레이 오류 영향. 절단 구멍 노출에 대한 오버레이 오류는 선 끝 (위)을 왜곡하거나 인접한 선 (아래)을 침해 할 수 있습니다.
2- 바 EUV 패터닝 문제. EUV 리소그래피에서 한 쌍의 기능은 동시에 두 기능에 초점을 맞추지 못할 수 있습니다. 하나는 다른 크기와 다른 크기를 가지며 둘 다 초점을 통해 다르게 이동합니다.
7nm EUV 확률 적 실패 확률. 7nm 기능은 ~ 20nm 폭에 접근 할 것으로 예상됩니다. EUV 확률 론적 실패 확률은 일반적으로 적용되는 선량 인 30mJ / cm 2에 대해 상당히 높습니다 .

7nm 파운드리 노드는 피치 분할 , 자체 정렬 패터닝EUV 리소그래피같은 패터닝 기술 중 하나 또는 조합을 활용할 것으로 예상됩니다 . 이러한 각 기술은 모두 인접 기능을 포함하는 중요한 차원 (CD) 제어 및 패턴 배치에서 중요한 과제를 안고 있습니다.

피치 분할

피치 분할은 연속적으로 노출되는 서로 다른 마스크에 너무 가깝게있는 기능을 분할 한 다음 리소 에칭 처리를 포함합니다. 다른 노출을 사용하기 때문에 항상 두 노출 사이에 오버레이 오류가 발생할 위험이 있으며 다른 노출로 인해 다른 CD가 발생할 수 있습니다.

스페이서 패터닝

스페이서 패터닝은 미리 패터닝 된 피처에 층을 증착 한 다음, 코어 피처라고하는 이러한 피처의 측벽에 스페이서를 형성하기 위해 다시 에칭하는 것을 포함합니다. 코어 피처를 제거한 후 스페이서를 식각 마스크로 사용하여 기본 레이어에 트렌치를 정의합니다. 스페이서 CD 컨트롤은 일반적으로 우수하지만, 트렌치 CD는 코어 피처가있는 위치 또는 나머지 갭에 위치 할 수있는 두 가지 가능성으로 인해 두 군집 중 하나로 떨어질 수 있습니다. 이를 '피치 걷기'라고합니다. [41] 일반적 피치 = 코어 갭 CD + CD + 2 * 스페이서 CD 있지만이 보장되지 않는 코어 CD = 간극 CD. 대한 FEOL게이트 또는 활성 영역 격리 (예 : 핀)와 같은 기능을 사용하는 경우 트렌치 CD는 스페이서 정의 CD만큼 중요하지 않습니다.이 경우 스페이서 패터닝이 실제로 선호되는 패터닝 접근 방식입니다.

SAQP (self-aligned quadruple patterning)를 사용하는 경우 첫 번째 스페이서를 대체하는 두 번째 스페이서가 사용됩니다. 이 경우 코어 CD는 코어 CD-2 * 두 번째 스페이서 CD로 교체되고 갭 CD는 간격 CD-2 * 두 번째 스페이서 CD로 교체됩니다. 따라서 일부 피처 치수는 두 번째 스페이서 CD에 의해 엄격하게 정의되고 나머지 피처 치수는 코어 CD, 코어 피치, 첫 번째 및 두 번째 스페이서 CD에 의해 정의됩니다. 코어 CD 및 코어 피치는 기존 리소그래피에 의해 정의되는 반면 스페이서 CD는 리소그래피와 독립적입니다. 이것은 실제로 추가 노출이 직접 및 오버레이를 통해 자체 CD를 정의하는 피치 분할보다 변동이 적을 것으로 예상됩니다.

스페이서 정의 선도 절단이 필요합니다. 절단 지점은 노출시 이동하여 선 끝이 왜곡되거나 인접 선이 침입 할 수 있습니다.

EUV 리소그래피

극 자외선 리소그래피 ( EUV 또는 EUVL 이라고도 함 )는 기존 리소그래피 스타일에서 20nm 미만의 피쳐를 해결할 수 있습니다. 그러나 EUV 마스크의 3D 반사 특성으로 인해 이미징에 새로운 이상이 발생합니다. 한 가지 특별한 골칫거리는 두 개의 막대 효과로, 한 쌍의 동일한 막대 모양 기능이 동일하게 초점을 맞추지 않습니다. 한 기능은 본질적으로 다른 기능의 '그림자'에 있습니다. 결과적으로 두 기능은 일반적으로 초점을 통해 변경되는 다른 CD를 가지며 이러한 기능은 초점을 통해 위치를 이동합니다. [42] [43] [44] 피치 분할하여 발생할 수있는 것과 유사 할 수도 효과. 관련된 문제는 서로 다른 피치의 기능 간의 최상의 초점 차이입니다.[45]

EUV는 또한 많은 인구에서 모든 기능을 안정적으로 인쇄하는 데 문제가 있습니다. 일부 연락처가 완전히 누락되거나 회선이 연결될 수 있습니다. 이를 확률 적 인쇄 실패라고합니다. [46] [47] 결함 레벨 1K / mm 정도이다 2 . [48]

팁에서 팁까지의 간격은 주로 조명 제약으로 인해 EUV에 대해 제어하기 어렵습니다. [49] 절단 선에 대해 별도의 노광 (들)이 바람직하다.

감쇠 위상 시프트 마스크는 생산에 사용 된 90 nm의 ARF에 레이저 파장 (193 ㎚)와 임의로 투구 연락처 충분한 포커스 윈도우에 대한 노드, [50] [51] 이 해상도 향상 반면는 EUV 사용할 수 없습니다. [52] [53]

이전 노드와 비교

이러한 문제로 인해 7nm는 라인 백엔드 (BEOL) 에서 전례없는 패터닝 어려움을 야기 합니다. 이전의 대용량, 수명이 긴 파운드리 노드 (Samsung 10nm, TSMC 16nm)는 더 단단한 피치 금속 층을 위해 피치 분할을 사용했습니다. [54] [55] [56]

주기 시간 : 침지 vs. EUV

방법 침수 (≥ 275 WPH) [57] EUV (1500 웨이퍼 / 일) [58]
단일 패턴 레이어 :
담금으로 1 일 완료
6000 웨이퍼 / 일 1500 웨이퍼 / 일
이중 패턴 레이어 :
담금으로 2 일 완료
6000 장 / 2 일 3000 장 / 2 일
삼중 패턴 레이어 :
담금으로 3 일 완료
6000 장 / 3 일 4500 장 / 3 일
쿼드 패턴 레이어 :
담금으로 4 일 완료
6000 웨이퍼 / 4 일 6000 웨이퍼 / 4 일

현재 몰입 도구가 더 빠르기 때문에 대부분의 레이어에서 멀티 패터닝이 여전히 사용됩니다. 침지 쿼드 패터닝이 필요한 레이어에서 EUV에 의한 레이어 완성 처리량은 비슷합니다. 다른 레이어에서는 멀티 패터닝으로도 레이어를 완성 할 때 몰입이 더 생산적입니다.

7nm 공정 노드 및 공정 오퍼링

여러 주요 제조업체 (TSMC, Intel, Samsung, GlobalFoundries)의 프로세스 노드 이름 지정은 부분적으로 마케팅 중심이며 칩의 측정 가능한 거리와 직접 관련이 없습니다. 예를 들어 TSMC의 7nm 노드는 일부 주요 차원에서 Intel의 10과 유사합니다. nm 노드 (다음 표의 트랜지스터 밀도, 게이트 피치 및 금속 피치 참조). 그럼에도 불구하고 2017 년 현재 가장 작은 크기의 칩으로 측정했을 때 TSMC, 삼성 및 인텔이 모두 2016 년과 2017 년 사이에 선두 자리를 차지하면서 주요 업체들 사이에서 가장 높은 밀도를 향한 기술 경쟁이 여전히 경쟁 중이었습니다. [59] [60]

7nm에서의 EUV 구현은 여전히 ​​제한적이기 때문에 멀티 패터닝은 여전히 ​​비용과 수율에서 중요한 역할을합니다. EUV는 추가 고려 사항을 추가합니다. 가장 중요한 레이어의 해상도는 여전히 여러 패턴 화에 의해 결정됩니다. 예를 들어, 삼성의 7nm의 경우 EUV 단일 패턴 36nm 피치 레이어를 사용하더라도 44nm 피치 레이어는 여전히 4 중 패턴입니다. [61]

TSMC N7FF [62] 삼성 7LPP [63] [64] 인텔 10nm TSMC N7P ( '2 세대 7nm') [25] TSMC N7FF + [65] TSMC N6
트랜지스터 밀도 (MTr / mm 2 ) 96.5 [66] 95.3 (7LPE) [67]
81.07 (57PP)
85.57 (54PP) [68]
100.76 [69] N7FF와 동일 113.9 [66] 114.2 [23]
SRAM 비트 셀 크기 0.027 μm 2 [70] 0.0262 μm 2 [70] 0.0312 μm 2 N7FF와 동일 알 수 없는 알 수 없는
트랜지스터 게이트 피치 54nm 54nm 54nm N7FF와 동일 알 수 없는 알 수 없는
트랜지스터 핀 피치 알 수 없는 27nm 34nm N7FF와 동일 알 수 없는 알 수 없는
트랜지스터 핀 높이 알 수 없는 알 수 없는 53nm 알 수 없는 알 수 없는 알 수 없는
최소 (금속) 피치 40nm 46nm 36nm N7FF와 동일 40nm 미만 알 수 없는
EUV 구현 없음, 대신 자체 정렬 된 쿼드 패터닝 ( SAQP ) 사용 36nm 피치 금속; [61]
전체 층 세트의 20 %
없음. 에 의존 SAQP 크게 없음 4 개의 층 5 개의 층
EUV 제한 웨이퍼 출력 N / A 1500 웨이퍼 / 일 [58] N / A N / A ~ 1000 웨이퍼 / 일 [71] 알 수 없는
멀티 패터닝
(레이어에 2 개 이상의 마스크)
Fins
Gate
Contacts/vias (quad-patterned)[72]
Lowest 10 metal layers
Fins
Gate
Vias (double-patterned)[73]
Metal 1 (triple-patterned)[73]
44 nm pitch metal (quad-patterned)[61]
Same as 7FF Same as 7FF, with reduction on 4 EUV layers Same as 7FF, with reduction on 5 EUV layers
Release status 2017 risk production
2018 production[1]
2018 production 2019 production[74] 2019 production 2018 risk production[1]
2019 production
2020 production

GlobalFoundries' 7nm 7LP (Leading Performance) process would have offered 40% higher performance or 60%+ lower power with a 2x scaling in density and at a 30-45+% lower cost per die over its 14nm process. The Contacted Poly Pitch (CPP) would have been 56nm and the Minimum Metal Pitch (MMP) would have been 40nm, produced with Self-Aligned Double Patterning (SADP). A 6T SRAM cell would have been 0.269 square microns in size. GlobalFoundries planned to eventually use EUV lithography in an improved process called 7LP+.[75] GlobalFoundries later stopped all 7nm and beyond process development.

Intel has not revealed details about its 7nm process, but its transistor density has been estimated to be around 202-250 million transistors per square millimeter.[76] As of 2020, Intel is experiencing problems with its 7nm process to the point of outsourcing production of its Ponte Vecchio GPUs.[77][78] Intel's process has faced repeated delays, with mass production now expected in 2023.[79]

7 nm design rule management in volume production

The 7 nm metal patterning currently practiced by TSMC involves self-aligned double patterning (SADP) lines with cuts inserted within a cell on a separate mask as needed to reduce cell height.[80] However, self-aligned quad patterning (SAQP) is used to form the fin, the most important factor to performance.[81] Design rule checks also allow via multi-patterning to be avoided, and provide enough clearances for cuts that only one cut mask is needed.[81]

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External links


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10 nm
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