5nm 공정 - 5 nm process

에서는 반도체 제조장치 및 시스템에 대한 국제 로드맵 정의 5 개 나노 미터 프로세스 는 AS MOSFET의 기술 노드 의 다음 7 내지 노드. 2020 년 삼성TSMCApple , Marvell , Huawei , Qualcomm 등을 위해 제조 된 5nm 칩의 양산에 돌입했습니다 . [1] [2]

상용 5nm 노드는 FinFET (fin 전계 효과 트랜지스터) 를 사용하는 다중 게이트 MOSFET (MuGFET) 기술을 기반으로 합니다. 5 내지 GAAFET (게이트 만능 전계 효과 트랜지스터) 노드는 또한 입증하지만, 상용화되지되었다.

역사

배경

7nm 및 5nm 트랜지스터 에서 게이트 산화막을 통한 양자 터널링 효과는 기존 반도체 공정을 사용하여 관리하기가 점점 더 어려워지고 있습니다. [3] 도 7 내지 아래 단일 트랜지스터 장치는 처음 2000 년대 초 연구에 의해 입증되었다. 2002 년에 Bruce Doris, Omer Dokumaci, Meikei Ieong 및 Anda Mocuta를 포함한 IBM 연구팀은 6 나노 미터 SOI ( silicon-on-insulator ) MOSFET을 제작했습니다. [4] [5]

2003 년, Hitoshi Wakabayashi와 Shigeharu Yamagami가 이끄는 NEC 의 일본 연구팀 이 최초의 5nm MOSFET을 제작했습니다. [6] [7]

2015 년 IMECCadence 는 5nm 테스트 칩을 제작했습니다. 제작 된 테스트 칩은 완전한 기능을하는 장치가 아니라 인터커넥트 레이어의 패터닝을 평가하기위한 것 입니다. [8] [9]

2015 년 인텔 은 5nm 노드에 대한 측면 나노 와이어 (또는 게이트 올 어라운드) FET 개념을 설명했습니다. [10]

2017 년에 IBM 은 일반적인 FinFET 설계 에서 벗어난 GAAFET ( gate-all-around configuration)의 실리콘 나노 시트를 사용하여 5nm 실리콘[11]만들었다 고 발표했습니다 . 사용 된 GAAFET 트랜지스터는 3 개의 나노 시트가 서로 겹겹이 쌓여 있고 전체가 동일한 게이트로 덮여 있습니다. FinFET가 일반적으로 전기적으로 단일 장치이고 전체가 동일한 게이트로 덮여있는 여러 물리적 핀이 나란히있는 것처럼 . IBM의 칩을 50 mm로 측정 2 와 600 개 mm 백만개의 트랜지스터했다 2 . [12] [13]

상용화

2019 년 4 월 삼성 전자 는 2018 년 4 분기부터 고객에게 5LPE (5nm 공정) 도구를 제공한다고 발표했습니다. [14] 2019 년 4 월 TSMC는 5nm 공정 (CLN5FF, N5)이 위험 생산을 시작했으며 이제 잠재 고객이 전체 칩 설계 사양을 사용할 수 있다고 발표했습니다. N5 프로세스는 N6 및 N7 ++의 5 개 또는 4 개 레이어에 비해 최대 14 개 레이어에서 EUVL을 사용할 수 있습니다. [15]

2019 년 10 월 TSMC는 Apple 용 5nm A14 프로세서 샘플링을 시작했습니다 . [16]

2019 년 12 월, TSMC는 다이 크기가 17.92 mm 2 인 5nm 테스트 칩의 경우 웨이퍼 당 최대 수율이 90 % 이상인 평균 수율이 ~ 80 %라고 발표했습니다 . [17] 2020 년 중반 TSMC는 자사의 (N5) 5nm 공정이 7nm N7 공정의 1.8 배 밀도를 제공하며 15 % 속도 향상 또는 30 % 낮은 전력 소비를 제공한다고 주장했습니다. 개선 된 하위 버전 (N5P)은 속도 + 5 % 또는 전력 -10 %로 N5를 개선한다고 주장되었습니다. [18]

2020 년 10 월 13 일, Apple은 TSMC의 5nm 노드에서 최초로 상용화되는 장치 인 HiSilicon Kirin 9000을 사용하는 Huawei Mate 40 라인업 과 함께 A14를 사용 하는 새로운 iPhone 12 라인업을 발표했습니다 . 나중에 2020 년 11 월 10 일, 그들은 또 다른 5nm 칩인 M1을 사용하는 3 개의 새로운 Mac 모델도 공개했습니다 .

5nm 공정 노드

삼성 [19] TSMC [20] IRDS 로드맵 2017 [21]
프로세스 이름 (nm) 5LPE N5 7 5
트랜지스터 밀도 (MTr / mm 2 ) 127 173 [22] ? ?
SRAM 비트 셀 크기 (μm 2 ) 0.026 0.017 ~ 0.019 0.027 [23] 0.020 [23]
트랜지스터 게이트 피치 (nm) 57 48 48 42
Interconnect pitch (nm) 36 30 28 24
Risk production year 2018[14] 2019[15] 2019 2021

Transistor gate pitch is also referred to as CPP (contacted poly pitch) and interconnect pitch is also referred to as MMP (minimum metal pitch).[24][25]

Beyond 5 nm

3 nm (3-nanometer) is the usual term for the next node after 5 nm. As of 2020, Samsung and TSMC have plans to commercialize the 3 nm node.

3.5 nm has also been given as a name for the first node beyond 5 nm.[26]

References

  1. ^ Cutress, Dr Ian. "'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5". www.anandtech.com. Retrieved 2020-08-28.
  2. ^ "Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology". HPCwire. Retrieved 2020-08-28.
  3. ^ "Quantum Effects At 7/5nm And Beyond". Semiconductor Engineering. Retrieved 2018-07-15.
  4. ^ "IBM claims world's smallest silicon transistor - TheINQUIRER". Theinquirer.net. 2002-12-09. Retrieved 7 December 2017.
  5. ^ Doris, Bruce B.; Dokumaci, Omer H.; Ieong, Meikei K.; Mocuta, Anda; Zhang, Ying; Kanarsky, Thomas S.; Roy, R. A. (December 2002). "Extreme scaling with ultra-thin Si channel MOSFETs". Digest. International Electron Devices Meeting: 267–270. doi:10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2. S2CID 10151651.
  6. ^ "NEC test-produces world's smallest transistor". Thefreelibrary.com. Retrieved 7 December 2017.
  7. ^ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T.; Mogami, T. (December 2003). "Sub-10-nm planar-bulk-CMOS devices using lateral junction control". IEEE International Electron Devices Meeting 2003: 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. S2CID 2100267.
  8. ^ "IMEC and Cadence Disclose 5nm Test Chip". Semiwiki.com. Retrieved 25 Nov 2015.
  9. ^ "The Roadmap to 5nm: Convergence of Many Solutions Needed". Semi.org. Archived from the original on 26 November 2015. Retrieved 25 November 2015.
  10. ^ Mark LaPedus (2016-01-20). "5nm Fab Challenges". Intel presented a paper that generated sparks and fueled speculation regarding the future direction of the leading-edge IC industry. The company described a next-generation transistor called the nanowire FET, which is a finFET turned on its side with a gate wrapped around it. Intel's nanowire FET, sometimes called a gate-all-around FET, is said to meet the device requirements for 5nm, as defined by the International Technology Roadmap for Semiconductors (ITRS).
  11. ^ Sebastian, Anthony. "IBM unveils world's first 5nm chip". Ars Technica. Retrieved 2017-06-05.
  12. ^ Zafar, Ramish (June 5, 2017). "It's Official: IBM Launches The 5nm GAAFET Chip With 30 Billion Transistors Per 50mm², 75% Power & 40% Performance Boost".
  13. ^ "IBM Figures Out How to Make 5nm Chips". Uk.pcmag.com. 5 June 2017. Retrieved 7 December 2017.
  14. ^ a b Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". anandtech.com. Retrieved 2019-05-31.
  15. ^ a b TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology (press release), TSMC, 3 April 2019
  16. ^ Solca, Bogdan. "TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones". Notebookcheck.
  17. ^ Cutress, Dr Ian. "Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020". www.anandtech.com.
  18. ^ Hruska, Joel (25 Aug 2020), "TSMC Plots an Aggressive Course for 3nm Lithography and Beyond", www.extremetech.com
  19. ^ Jones, Scotten, 7nm, 5nm and 3nm Logic, current and projected processes
  20. ^ Schor, David (2019-04-06). "TSMC Starts 5-Nanometer Risk Production". WikiChip Fuse. Retrieved 2019-04-07.
  21. ^ "IRDS international roadmap for devices and systems 2017 edition" (PDF). Archived from the original (PDF) on 2018-10-25.
  22. ^ Jones, Scotten (May 3, 2019). "TSMC and Samsung 5nm Comparison". Semiwiki. Retrieved 30 July 2019.
  23. ^ a b INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE (PDF), ITRS, 2017, Section 4.5 Table MM-10 (p.12) entries : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2", archived from the original (PDF) on 2018-10-25, retrieved 2018-10-24
  24. ^ "International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report" (PDF). Semiconductors.org. Archived from the original (PDF) on 2 October 2016. Retrieved 7 December 2017.
  25. ^ "5nm 리소그래피 공정" . En.wikichip.org . 2017 년 12 월 7 일에 확인 .
  26. ^ "실리콘 서밋에서 본 15 가지 견해 : 칩 지평선의 매크로에서 나노까지의 관점" . EETimes.com . 2017 년 1 월 16 일 . 2018 년 6 월 4 일에 확인 .

외부 링크


7nm 선행 ( FinFET )
MOSFET 반도체 소자 제작 공정 3nm 성공