3nm 공정 - 3 nm process

에서는 반도체 제조 상기 (3 개) 내지 프로세스는 다음이다 다이 수축 애프터 5 나노 MOSFET (금속 산화물 반도체 전계 효과 트랜지스터) 기술 노드 . 2019 년 현재로 , 삼성TSMC는 3 넣어 계획을 발표했다 나노 반도체 노드를 상업 생산에있다. 삼성의 3nm 공정은 다중 게이트 MOSFET 기술 의 일종 인 GAAFET (gate-all-around field-effect transistor) 기술을 기반으로하며 TSMC의 3nm 공정은 여전히 FinFET를 사용합니다.(핀 전계 효과 트랜지스터) 기술, [1] TSMC가 GAAFET 트랜지스터를 개발 함에도 불구하고. [2] 특히, 삼성 전자는 GAAFET 자체의 변형이 MBCFET라고 사용할 계획이다. [삼]

역사

연구 및 기술 데모

1985 년에 NTT ( Nippon Telegraph and Telephone ) 연구팀 은 채널 길이가 150nm 이고 게이트 산화물 두께가 2.5nm 인 MOSFET ( NMOS ) 장치를 제작했습니다 . [4] 1998에서, 는 Advanced Micro Devices (AMD) 연구팀의 채널 길이를 갖는 MOSFET (NMOS) 디바이스를 제조 50 개 내지 130 nm의 두께의 산화물. [5] [6]

2003 년 NEC 의 연구팀 PMOSNMOS 공정을 사용하여 채널 길이가 3nm 인 첫 번째 MOSFET을 제작했습니다 . [7] [8] 2006 년 한국 과학 기술원 (KAIST)과 국립 나노팹 센터 연구팀 이 게이트를 기반으로 세계에서 가장 작은 나노 전자 소자 인 3nm 폭의 멀티 게이트 MOSFET을 개발했다. 만능 ( GAAFET ) 기술. [9] [10]

상용화 역사

2016 년 말 TSMC약 157 억 달러의 공동 투자로 5nm ~ 3nm 노드 반도체 제조 공장 을 건설 할 계획을 발표했습니다 . [11]

2017 년, TSMC는 3 나노 미터의 건설을 시작했다 발표했다 반도체 제조 공장을 상기 타이난 과학 공원 대만한다. [12] TSMC는 2023 년에 3nm 공정 노드의 양산을 시작할 계획입니다. [13] [14] [15] [16] [17]

2018 년 초, IMECCadence극 자외선 리소그래피 (EUV) 및 193nm 침지 리소그래피를 사용하여 3nm 테스트 칩을 테이프로 처리했다고 발표했습니다 . [18]

2019 년 초 삼성 은 나노 와이어 대신 나노 시트를 사용하는 자체 MBCFET 트랜지스터 구조를 사용하여 2021 년 3nm 노드에서 3nm GAAFET ( 게이트 올 어라운드 전계 효과 트랜지스터 ) 를 제조 할 계획을 발표했습니다 . 7nm에 비해 35 % 성능 향상, 50 % 전력 감소 및 45 % 면적 감소를 제공합니다. [19] [20] [21] 삼성의 반도체 로드맵에는 8, 7, 6, 5 및 4nm '노드'제품도 포함되었습니다. [22] [23]

2019 년 12 월 인텔은 2025 년 3nm 생산 계획을 발표했습니다. [24]

2020 년 1 월 삼성은 세계 최초의 3nm GAAFET 프로세스 프로토 타입 생산을 발표했으며 2021 년 양산을 목표로한다고 밝혔다. [25]

2020 년 8 월 TSMC는 N5 5nm 공정보다 개선 된 것이 아니라 새로운 N3 3nm 공정에 대한 세부 사항을 발표했습니다. [26] N5 프로세스와 비교할 때 N3 프로세스는 성능이 10-15 % (1.10-1.15 배) 증가하거나 전력 소비가 25-35 % (1.25-1.35 배) 감소하고 1.7 배 로직 밀도 증가 (0.58 배 배율), SRAM 셀 밀도 1.2 배 증가 (0.8 배 배율 배율), 아날로그 회로 밀도 1.1 배 증가. 많은 설계에 로직보다 훨씬 많은 SRAM이 포함되어 있기 때문에 (일반적인 비율은 70 % SRAM 대 30 % 로직) 다이 축소는 약 26 %에 불과할 것으로 예상됩니다. TSMC는 2021 년에 위험 생산을 계획하고 있으며 2022 년 하반기에 대량 생산을 할 계획입니다. [27] [28] [2]

3nm 이상

ITRS의 3 내지 후의 노드에 대한 일반적인 용어로서 용어 "나노 2.1", "1.5 내지"및 "1.0 내지"(2017 등)를 사용한다. [29] [30] "2 나노 미터"(2nm) 및 "14 옹스트롬 "(14Å 또는 1.4nm) 노드도 (2017 년) An Steegen ( IMEC의 )에 의해 3 개 이후의 미래 생산 노드로 잠정적으로 확인되었습니다. nm, 가설 도입 날짜는 각각 2024 년, 2025 년 이후입니다. [31]

2018 년 말 TSMC 회장 Mark Liu는 칩 스케일링이 3nm 및 2nm 노드까지 계속 될 것이라고 예측했습니다. [32] 그러나, 2019과 같은 다른 반도체 전문가는 3nm 이후 노드가 생존 할 수 있는지에 관해서는 미결정이었다. [33] TSMC는 2019 년 2 nm의 연구를 시작 [34] TSMC가 2023 또는 2024 내지 약 2 리스크 생산을 입력 예상 것으로보고되었다 [35]

2019 년 12 월 인텔은 2029 년 1.4nm 생산 계획을 발표했습니다. [24]

참고 문헌

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  6. Ahmed, Khaled Z .; Ibok, Effiong E .; 송미령; 그래, Geoffrey; Xiang, Qi; Bang, David S .; Lin, Ming-Ren (1998). "직접 터널링 열, 아산화 질소 및 산화 질소가있는 서브 -100nm nMOSFET". 56th Annual Device Research Conference Digest (Cat. No. 98TH8373) : 10-11. 도이 : 10.1109 / DRC.1998.731099 . ISBN 0-7803-4995-4. S2CID 1849364 .
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  12. Patterson, Alan (2017 년 10 월 2 일), "TSMC는 세계 최초의 3 나노 팹 구축을 목표로합니다" , www.eetimes.com
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Further reading

  • Lapedus, Mark (21 June 2018), "Big Trouble At 3nm", semiengineering.com
  • Bae, Geumjong; Bae, D.-I.; Kang, M.; Hwang, S.M.; Kim, S.S.; Seo, B.; Kwon, T.Y.; Lee, T.J.; Moon, C.; Choi, Y.M.; Oikawa, K.; Masuoka, S.; Chun, K.Y.; Park, S.H.; Shin, H.J.; Kim, J.C.; Bhuwalka, K.K.; Kim, D.H.; Kim, W.J.; Yoo, J.; Jeon, H.Y.; Yang, M.S.; Chung, S.-J.; Kim, D.; Ham, B.H.; Park, K.J.; Kim, W.D.; Park, S.H.; Song, G.; et al. (December 2018), "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", 2018 IEEE International Electron Devices Meeting (IEDM) (conference paper), pp. 28.7.1–28.7.4, doi:10.1109/IEDM.2018.8614629, ISBN 978-1-7281-1987-8


5nm 선행 ( FinFET )
MOSFET 반도체 소자 제작 공정 2nm 성공 ( GAAFET )